GoodKook's VHDL Tips (FAQ)

VHDL Modeling/Synthesis에 대한 Tip 모음글입니다. 특별히 체계있게 작성된 것이 아니고 무작위 글모음 이므로 이해바랍니다.

• NON-Synthesizable VHDL / "Delay" 구문에 의한 Clock Generator
• VHDL에서 지원하는 자료형 (VHDL Data Types)
• PLA에 Latch를?
• TTL을이용한 16비트 카운터를 PLD로 할 수는 없을까요?
• 순차 / 조합 디지털 회로의 VHDL 코딩
• VHDL에서의 Loop 구문
• 입출력 포트모드
• 조건 선택에 의한 할당문(Selective Assignment Example) : MUX 혹은 Decoder예
• VHDL에서 Pull-Up과 High-Impedence
• Multiple Drive와 Resolve 함수 (시스템 모델링 중 공통 버스-Common Bus-의 Multiple Drive문제 해결)
• SIGNAL 과 VARIABLE
• VHDL Tools

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 mailto:goodkook@csvlsi.kyunghee.ac.kr
CSA & VLSI Design Lab. Kyunghee Univ